The fast emergence of different standards for telecommunication systems has urged the need for high-resolution wide-bandwidth analog-to-digital converters (ADCs) to accommodate nowadays applications. On the other hand, pipelined ADCs offer an excellent trade-off between die area, power consumption and throughput among the various available ADC architectures. In most ADCs, the accuracy is limited by the actual matching of nominally equal-sized passive elements and the finite operational amplifier (opamp) gain stemming from power supply voltage reduction. These matching accuracy and opamp gain are far from being compliant with the up-to-date required specifications. Moreover, mismatches in the parallel ADCs' channels, used to form a wide bandwidth time-interleaved ADC (TIADC), create unwanted in-band distortions that have to be compensated.

Knowing that the CMOS technology presents the most promising solution for SoC (System on Chip) designs and that the digital circuits scale faster than the analog circuits, using digital techniques to improve the performance of CMOS type ADC has become very attractive.

In this thesis, the following new research contributions associated with the digital background calibration of high-performance time-interleaved and pipelined ADCs are presented:​

• Sampling method to improve spurious free dynamic range of TIADC. Firstly, the mathematical background describing the effect of randomizing the samples among the ADC channels in TIADC was analyzed and consequently a digitally oriented implementation, amenable to integration in deep submicron technology, was proposed.
• Digital blind background calibration method for 1.5b-per-stage pipelined ADC without affecting the speed or the input dynamic range was presented. In this method, a simple modification to the conventional MDAC allowed the ADC to toggle between different configurations to create a reference signal used to calibrate blindly the ADC in the background.
• Multi-bit-per-stage pipelined ADC calibration using imprecise voltage injection and correlation-based background calibration with duration shortening. By injecting subtractive voltages in a modified conventional multi-bit MDAC and performing correlation based successive coefficient measurements, a background calibration was achieved.
• A prototype of two-channel 10-bit, 100 MS/s time-interleaved ADC was designed and fabricated in 0.18μm CMOS technology. The front-end S/Hs circuits of this ADC were modified to enable the injection of calibration voltage to compensate for the static gain-mismatch. Dynamic gain-mismatch was reduced by applying skew-insensitive sampling.

Analysis and experimental results of the new methods demonstrated their effectiveness to improve significantly pipelined and time-interleaved ADCs performances.

L'apparition rapide, de nos jours, de différentes normes pour les systèmes de télécommunications a conduit au besoin de développer de nouvelles architectures de convertisseurs analogiques-numériques (CAN) à grande largeur de bande et à haute résolution. Parmi ces architectures, on retrouve les CAN pipelines qui présentent un bon compromis entre la surface du silicium occupée, la consommation de puissance et le débit de conversion. De plus, dans la plupart des architectures des CAN, la précision est limitée par l'appariement réel des éléments analogiques, nominalement à taille égale, et par le gain fini des amplificateurs opérationnels (ampop) résultant de la diminution de la tension d'alimentation. Cependant, la résolution de l'appariement et la précision du gain de l'ampop sont loin d'être conformes aux caractéristiques exigées par les CAN actuellement. Aussi, le mésappariement dans les canaux parallèles, utilisés pour concevoir des CAN pipeline à grande vitesse, et temporellement entrelacés, crée des distorsions non-désirées dans la bande passante. Ces distorsions doivent être évitées ou compensées.

Quant à la technologie de fabrication de CAN, le CMOS (Complementary Metal- Oxide Semiconductor) submicronique présente la solution la plus prometteuse pour l'intégration de système sur une seule puce (System-on-Chip - SoC). Cette intégration permet la réduction de la surface et de la puissance des circuits numériques plus rapidement qu'elle se permet pour les circuits analogiques. Par conséquence, la solution d'employer des techniques de calibration numérique afin d'améliorer la performance des CAN implémentés en technologie CMOS est devenue très attirante et convaincante.

Dans cette thèse, nous présentons de nouvelles méthodes et circuits numériques opérant en arrière plan dédiés à calibrer des CAN pipelinés et temporellement entrelacés. Les nouvelles contributions proposées dans cette recherche sont récapitulées comme suit:​

• Une nouvelle méthode d'échantillonnage, implémentée dans le domaine numérique, dédiée à surmonter les limitations des CAN temporellement entrelacés. Dans cette méthode, une permutation numérique aléatoire totale, pour n'importe quel nombre des canaux du CAN, peut être obtenue en échangeant aléatoirement la distribution des échantillons entre chaque groupe de deux CAN et en effectuant la rotation parmi ces différents groupes.
• Une technique de calibration aveugle surmontant les non-linéarités résultant du mésappariement de la capacité et du gain fini de l'ampop dans le CAN pipeline de 1.5-bit/étage, sans affecter ni la vitesse ni la gamme dynamique du signal d'entrée du CAN.
• Une nouvelle technique de calibration numérique obtenue en adoptant une injection de la tension de calibration imprécise opérant en arrière plan pour compenser la non-linearité dans le CAN pipeline de multi-bits/étage.
• Un prototype de CAN 10-bit, 100 MS/s, pipeline de deux canaux temporellement entrelacés et implémentés dans la technologie CMOS standard de 0.18 μm, est présenté avec ses résultats expérimentaux. Le mésappariement du gain statique entre les canaux est compensé par la méthode de corrélation basée sur l'injection de la tension, tandis que le mésappariement du gain dynamique est réduit en utilisant la technique d'échantillonnage insensible au biais (skew) de l'horloge.

L'analyse et les résultats de ces méthodes proposées prouvent leurs capacités afin de réduire les limites technologiques et d'accroître la performance de ce CAN lorsqu'il est implémenté avec des technologies CMOS submicroniques